Det var da en noget smal synet konklusion....
Men som #7 og #8 påpeger, så kan Core arkitekturen jo dynamisk tildele cachen, til hver enkelt core i cpu'en. Om den så kan bruge dette til at kommunkere immelem de forskellige cores, skal jeg ikke kunne udtale mig om, og ved slet ikke om der er et behov for at dele data imellem helt ens cores inde i cpu'en? (måske er det bare et waste of cpu cycles?)
Det samme kan jo så også gøre sig gældende mht. memory controlleren, at Intel måske finder det bedre med én samlet ram, istedetfor at spære dele af den totale mængde inde i et bur med hver sin core...
Til det skal måske lægges vægt på Intels I/OAT teknologi, som benytter 2stk. FSB, og dermed fordobler båndbredden ned til memory controlleren...