#1
Den har da en meget lille cache ?:(
#2
Ja der er kun det halve L2 cache, men hvor stor forskellen så bliver når den har noget L3 cache, der er jo 3MB (L2+L3)....
#3
Nu står der også Engineering Sample (ES).
Så mon ikke, at de nok skal nå at følge deres RoadMap mht. L2 og L3 Cache? :)
Så mon ikke, at de nok skal nå at følge deres RoadMap mht. L2 og L3 Cache? :)
#4
Husk at level3-cachen faktisk kan deles af de to kerner, som intels L2-cache.
Netop derfor er den utrolig spændende, da den kan sige en hel del om hvor godt de kommende CPU'er fra AMD vil te' sig. De har netop også en level3 cache, dog en hel del større.
Så Level1 og 2 er begrænset af den kerne de er tilknyttet til. Level3 fungerer som en uhyggelig hurtig ram-database for begge kerner. :)
Netop derfor er den utrolig spændende, da den kan sige en hel del om hvor godt de kommende CPU'er fra AMD vil te' sig. De har netop også en level3 cache, dog en hel del større.
Så Level1 og 2 er begrænset af den kerne de er tilknyttet til. Level3 fungerer som en uhyggelig hurtig ram-database for begge kerner. :)
#5
#4 Jeg er ellers ret sikker på at intel kerner netop Ikke kan dele L2 direkte, men skal igennem Nordbroens mem-controller....
AMD kan dele L2 hurtigere da Mem-controlleren ligger on-die HTT....
EDIT: Næh det er rigtigt nok, intel deler L2 ( Unified L2 cache )
http://www.tomshardware.com/20...
dog skal Core2Quad igennem Nordbroen for at kommunikere sammen....
AMD kan dele L2 hurtigere da Mem-controlleren ligger on-die HTT....
EDIT: Næh det er rigtigt nok, intel deler L2 ( Unified L2 cache )
http://www.tomshardware.com/20...
dog skal Core2Quad igennem Nordbroen for at kommunikere sammen....
#6
#5: Som jeg har forstået det kan Intel PentiumD kun kommunikere med hinanden (hvem tager hvilken tråd) gennem fsb. (ingen deling af cache)
Athlon64 kan ikke dele cache, men kan snakke sammen i kernen
Core2 kan snakke sammen i kernen, og hele Level2cachen er tilgængelig for begge kener. dvs. en tråd får hele 4MB cache.
De nye AMD kan netop snakke sammen i kernen og have en fuldt tilgængelig Level3cache.
Men jeg er da ikke 100% sikker :l
Athlon64 kan ikke dele cache, men kan snakke sammen i kernen
Core2 kan snakke sammen i kernen, og hele Level2cachen er tilgængelig for begge kener. dvs. en tråd får hele 4MB cache.
De nye AMD kan netop snakke sammen i kernen og have en fuldt tilgængelig Level3cache.
Men jeg er da ikke 100% sikker :l
#7
#6 Jeg tror du har ret med de nye AMD, jeg kan bare ( heller ) ikke finde det ;)
#8
hvad skal vi forvente angående vcoren 1.25??
#9
1.2 og så clocker de til 3.5ghz på 1.25vcore = 40c full load :) 8)
Ejj... Det er vidst ønsketænkning herfra Horsens af :)
Ejj... Det er vidst ønsketænkning herfra Horsens af :)