Forskellen på AMD processorer?
Bundkort / CPU d. 14. marts. 2008, skrevet af nisen
Vist: 1213 gange.
nisen
#0
Hej
Jeg kunne godt tænke mig at vide hvad forskellen er på disse 2 CPU'er, synes ikke lige jeg kan se en så er der en der kan sige hvad jeg overser ud over navnet?
Athlon 64 LE-1640 2.6 GHz
www.edbpriser.dk/Products/List...
Athlon 64 X2 5000+ 2.6 GHz
www.edbpriser.dk/Products/List...
Jeg kunne godt tænke mig at vide hvad forskellen er på disse 2 CPU'er, synes ikke lige jeg kan se en så er der en der kan sige hvad jeg overser ud over navnet?
Athlon 64 LE-1640 2.6 GHz
www.edbpriser.dk/Products/List...
Athlon 64 X2 5000+ 2.6 GHz
www.edbpriser.dk/Products/List...
#1
Den første model har kun én kerne, mens X2'eren som navnet antyder har 2. Groft sagt er X2'eren altså dobbelt så hurtig(såfremt at den givne applikation kan udnytte 2 kerner, hvilket de fleste efterhånden kan rimeligt). 🙂
#2
Det giver jo meget mening, den er faktisk rimelig åbenlys 😳
EDIT: Tak for svaret 😉
EDIT: Tak for svaret 😉
#3
Jeg kan så tilføje at Athlon 64 LE-1640 har 1mb cache til en kerne, hvilket betyder den ikke har så store krav til om rammen er CL4 eller CL5, ligeledes har den ikke helt det samme behov for en høj FSB.
Hvor Athlon 64 x2 er ca. 70% hurtigere - Når! FSB'en er høj, rammen er cl4 og sammen hastighed som FSB'en.
Det vil sige at sidste cpu, skal helst ha' 800-1066mhz ram med CL4.
Hvor LE modellen kan nøjes med 667-800mhz ram med CL5 og stadigt yde ok.
Men en dual core eller quad core, er altid at foretrække.
Athlon x2 er en ældre teknologi, hvor der sidder 2 seperate kerner i, Ligesom i Pentium D. Derfor AMD har udviklet den nye phenom serie som snart fåes som trible core og quad core.
Hvor Athlon 64 x2 er ca. 70% hurtigere - Når! FSB'en er høj, rammen er cl4 og sammen hastighed som FSB'en.
Det vil sige at sidste cpu, skal helst ha' 800-1066mhz ram med CL4.
Hvor LE modellen kan nøjes med 667-800mhz ram med CL5 og stadigt yde ok.
Men en dual core eller quad core, er altid at foretrække.
Athlon x2 er en ældre teknologi, hvor der sidder 2 seperate kerner i, Ligesom i Pentium D. Derfor AMD har udviklet den nye phenom serie som snart fåes som trible core og quad core.
#4
->#2
Det var så lidt da. 🙂
->#3
Lad nu være... :no:
Du burde udmærket vide, at Athlon64 er en ægte dualcore, og derfor ikke er sammenlignelig med PentiumD, men derimod med Core2.
Det var så lidt da. 🙂
->#3
Lad nu være... :no:
Du burde udmærket vide, at Athlon64 er en ægte dualcore, og derfor ikke er sammenlignelig med PentiumD, men derimod med Core2.
#5
#4, mente jeg også. Det var netop derfor Pd'eren floppede. De 2 kerner skulle "tale" sammen gennem fsb'en. Hvor i mod x2'eren kunne "tale" direkte kerne til kerne.
#6
#4
du kan lige så godt glemme det. Bare ignorer det 🙂
du kan lige så godt glemme det. Bare ignorer det 🙂
#7
#4 og #5 athlon 64 x2 er IKKE en 'ægte' dual core - den har 2 seperate core lige som pentium d har - den eneste foreskel er at pentium d synligt har adskilt deres kerner.
Sagt på en anden måde.. athlon x2 kan kun skrive langsomt direkte fra kerne til kerne, uden software som ligger uden for kernen.
core2duo var den første ægte dualcore ligesom phenom er den første ægte quadcore.
Grunden til athlon 64 x2 var hurtiger end pentium d, er samme årsag som at athlon 64 var hutigere end pentium - Athlon har en langt bedre kerne end pentium.
Sagt på en anden måde.. athlon x2 kan kun skrive langsomt direkte fra kerne til kerne, uden software som ligger uden for kernen.
core2duo var den første ægte dualcore ligesom phenom er den første ægte quadcore.
Grunden til athlon 64 x2 var hurtiger end pentium d, er samme årsag som at athlon 64 var hutigere end pentium - Athlon har en langt bedre kerne end pentium.
#8
#7: Hvad er forskellen mellem X2 og PhenomX4.. faktisk ingen. Phenom X4 er reelt bare 4a thlon64'ere sat sammen på en die.
Min forståelse af en dualcore, er at kernerne kan snakke sammen internt på die'n. Det kan athlon64, da den har memorycontroleren integreret. Præcis som PhenomX4. Det er rigtig at den har Level3cache, men den er faktisk tilknyttet Hypertransport-delen, og kører slet ikke med samme hastighed som resten af kernen. Faktisk er den begrænset til 1800Mhz som HT. Uanset hvilken phenomprocessor vi snakker om.Så nej.. En PentiumD og en Athlon64 X2 fungere slet ikke på samme måde.
Min forståelse af en dualcore, er at kernerne kan snakke sammen internt på die'n. Det kan athlon64, da den har memorycontroleren integreret. Præcis som PhenomX4. Det er rigtig at den har Level3cache, men den er faktisk tilknyttet Hypertransport-delen, og kører slet ikke med samme hastighed som resten af kernen. Faktisk er den begrænset til 1800Mhz som HT. Uanset hvilken phenomprocessor vi snakker om.Så nej.. En PentiumD og en Athlon64 X2 fungere slet ikke på samme måde.
#9
#8 Forskellen er at Phenom kan 'snakke' direkte mellem kernerne, uden data behøver at bevæge sig ned på bundkortet - Ligesom core2duo kan.
Nej athlon x2 kan ikke snakke hurtigt fra kerne til kerne, uden brug af bundkortet og det giver hastigheds tab.
Du kan ændre hastigheden på HTT som du vil, den køre standart 3600mhz, men den er ikke begrænset eller jo den er begrænset til 5200mhz(Bestående af 200*13 dobbel data rate busser) og kan så overclockes derfra - Hastigheden på L3 kender jeg ikke.
Nej athlon x2 kan ikke snakke hurtigt fra kerne til kerne, uden brug af bundkortet og det giver hastigheds tab.
Du kan ændre hastigheden på HTT som du vil, den køre standart 3600mhz, men den er ikke begrænset eller jo den er begrænset til 5200mhz(Bestående af 200*13 dobbel data rate busser) og kan så overclockes derfra - Hastigheden på L3 kender jeg ikke.
#10
#5 PD var baseret på preshott og blev vist aldrig andet end en alternativ brændeovn. så dårlig var ydelsen heller ikke, alt andet lige.
dog ikke at forveksle med E2xxx serien, som underligt nok er blevet kaldet pentium dual core men baseret på core2d.
dog ikke at forveksle med E2xxx serien, som underligt nok er blevet kaldet pentium dual core men baseret på core2d.
#11
#10 🤣 ja... Pentium D var lige så dårlig som core2duo er god:)
#12
The industry's first true on-die dual-core x86 processor
Inter-core communication at CPU speed
Provides dual-core system capability in single-core system configurations
The AMD64 core provides leading-edge performance for both 32-bit and 64-bit applications
AMD64 technology provides full-speed support for x86 code base for uncompromising performance
40-bit physical addresses, 48-bit virtual addresses
Sixteen 64-bit integer registers
Sixteen 128-bit SSE/SSE2/SSE3 registers
AMD Digital Media XPressT provides support for SSE, SSE2, SSE3 and MMX instructions
A high-bandwidth, low-latency integrated DDR memory controller
Supports PC2-6400 (DDR2-800), PC2-5300 (DDR2-667), PC2-4200 (DDR2-533) or PC2-3200 (DDR2-400) SDRAM unbuffered DIMMs
Support for 64-bit DDR2 SDRAM memory
Up to 12.8GB/s memory bandwidth
HyperTransportT technology for high speed I/O communication
One 16-bit link up to 2000MHz
Up to 8GB/s HyperTransportT I/O bandwidth
Up to 20.8GB/s total delivered processor-to-system bandwidth (HyperTransport bus + memory bus)
Large high performance on-chip cache
64KB Level 1 instruction cache per core
64KB Level 1 data cache per core
Up to 1MB Level 2 cache per core
HOLD NU KÆFT DNOMI!!! Det her er taget fra AMD'S!!! HJEMMESIDE. Selvfølgelig er X2 En ægte dualcore. Nu stopper du kraftedeme alt dit bræk i den ene tråd efter den anden. Jeg har ALDRIG!!!! Set dig lægge et ENESTE link til NOGEN af dine påstande.
KILDE: http://www.amd.com/us-en/Proce...
Inter-core communication at CPU speed
Provides dual-core system capability in single-core system configurations
The AMD64 core provides leading-edge performance for both 32-bit and 64-bit applications
AMD64 technology provides full-speed support for x86 code base for uncompromising performance
40-bit physical addresses, 48-bit virtual addresses
Sixteen 64-bit integer registers
Sixteen 128-bit SSE/SSE2/SSE3 registers
AMD Digital Media XPressT provides support for SSE, SSE2, SSE3 and MMX instructions
A high-bandwidth, low-latency integrated DDR memory controller
Supports PC2-6400 (DDR2-800), PC2-5300 (DDR2-667), PC2-4200 (DDR2-533) or PC2-3200 (DDR2-400) SDRAM unbuffered DIMMs
Support for 64-bit DDR2 SDRAM memory
Up to 12.8GB/s memory bandwidth
HyperTransportT technology for high speed I/O communication
One 16-bit link up to 2000MHz
Up to 8GB/s HyperTransportT I/O bandwidth
Up to 20.8GB/s total delivered processor-to-system bandwidth (HyperTransport bus + memory bus)
Large high performance on-chip cache
64KB Level 1 instruction cache per core
64KB Level 1 data cache per core
Up to 1MB Level 2 cache per core
HOLD NU KÆFT DNOMI!!! Det her er taget fra AMD'S!!! HJEMMESIDE. Selvfølgelig er X2 En ægte dualcore. Nu stopper du kraftedeme alt dit bræk i den ene tråd efter den anden. Jeg har ALDRIG!!!! Set dig lægge et ENESTE link til NOGEN af dine påstande.
KILDE: http://www.amd.com/us-en/Proce...
#13
#12 madsh hvis du gad at læse hvad der står, så beviser det du har skrævet der jo bare jeg har ret - athlon x2 har ingen direkte kommunikation mellem kernerne, uden at det foregår via bundkortet - Så hvad er det du råber over? AMD er jo enig Athlon x2 er ikke mere 'ægte' dual core end pentium D er:)
Jeg ved det uden at ha' læst på amd's hjemmeside, du råber og skaber dig - Læser på AMD's hjemmeside, men forstår ikke hvad der står:)
EDIT: Jeg tager fejl, athlon x2 KAN overføre mellem kernerne, dog kun med 1/5 af den hastighed den kan gøre det til DDR2 rammen med.
Jeg ved det uden at ha' læst på amd's hjemmeside, du råber og skaber dig - Læser på AMD's hjemmeside, men forstår ikke hvad der står:)
EDIT: Jeg tager fejl, athlon x2 KAN overføre mellem kernerne, dog kun med 1/5 af den hastighed den kan gøre det til DDR2 rammen med.
#14
#13
forklar mig venligst hvor det så står?? med LINK tak, og gerne understreget der hvor det står.
forklar mig venligst hvor det så står?? med LINK tak, og gerne understreget der hvor det står.
#15
#14 Der står netop ikke noget om kernerne kommunikere direkte med hindanden - Det er det der i pointen, og det er det der gør foreskellen mellem en 'normal' dual core og en 'ægte' dual core.
#16
#15
hvad betyder dette så "The industry's first true on-die dual-core x86 processor
Inter-core communication at CPU speed"
#17
husk hvis du køber den sidste følger der ikke en køler med selv om det er en box udgave.
#18
#16 Jeg forklare dig lige hvad on die betyder, det betyder bare kernerne sidder samlet, istedet for hver for sig. og inter-core communication har intet med inter-core transfer at gøre:)
Prøver lige at finde data sheet for phenom... så kan du se.
Prøver lige at finde data sheet for phenom... så kan du se.
#19
#18
Men du kan jo åbenbart heller ikke bevise at det ikke her. Så længe du ikke kan komme med beviser for dine påstande er det jo bare snak.
Men du kan jo åbenbart heller ikke bevise at det ikke her. Så længe du ikke kan komme med beviser for dine påstande er det jo bare snak.
#20
#19 It-ingeniør uddannelsen kunne måske hælpe dig til at forstå nogle grundliggende ting, sådannet at det ikke blev pinligt for dig:)
http://www.amd.com/us-en/asset...
Som du kan se på billedet i capitel 2.1 så har cpu'en mulighed for at ligge data op i L3 cachen, som så er tilgængelig for de andra kerner uden at skulle ha' data ud på bundkortet og tilbage igen.
Some thresholds are specified as half of a cache level because some routines have either two sources (e.g., strcmp( )) or a source and a destination (e.g., memcpy( )). A routine that has a single source or destination (e.g., strlen( ) or memset( )), could use all of a cache level for its work. However, while there is usually no drawback in using all of the L1 or even L2 caches, using all of the L3 cache can hurt the performance of other processes on a system. Using only up to a core's share of the L3 cache (e.g., on a four-core processor, up to 1/4 of the L3 cache) is recommended.
Desværre skriver de ikke her, hvorfor det skader hastigheden at bruge hele L3 cachen, men årsagen er at der skal være plads til at den enkelte cpu skal kunne sende data via L3 til de andre kerner og til bundkort.
http://www.amd.com/us-en/asset...
side 219
A.5.4L3 Cache
The AMD Family 10h processor contains an integrated L3 cache which is dynamically shared between all cores in AMD multi-core processors. The L3 cache is considered a non-inclusive victim cache architecture optimized for multi-core AMD processors. Blocks are allocated into the L3 on L2 victim/copy-backs. Requests that hit in the L3 cache can either leave the data in the L3 cache-if it is likely the data is being accessed by multiple cores-or remove the data from the L3 cache (and place it solely in the L1 cache, creating space for other L2 victim/copy-backs), if it is likely the data is only
gidder ikke finde mere.. Skulle være forklaret godt nu.
http://www.amd.com/us-en/asset...
Som du kan se på billedet i capitel 2.1 så har cpu'en mulighed for at ligge data op i L3 cachen, som så er tilgængelig for de andra kerner uden at skulle ha' data ud på bundkortet og tilbage igen.
Some thresholds are specified as half of a cache level because some routines have either two sources (e.g., strcmp( )) or a source and a destination (e.g., memcpy( )). A routine that has a single source or destination (e.g., strlen( ) or memset( )), could use all of a cache level for its work. However, while there is usually no drawback in using all of the L1 or even L2 caches, using all of the L3 cache can hurt the performance of other processes on a system. Using only up to a core's share of the L3 cache (e.g., on a four-core processor, up to 1/4 of the L3 cache) is recommended.
Desværre skriver de ikke her, hvorfor det skader hastigheden at bruge hele L3 cachen, men årsagen er at der skal være plads til at den enkelte cpu skal kunne sende data via L3 til de andre kerner og til bundkort.
http://www.amd.com/us-en/asset...
side 219
A.5.4L3 Cache
The AMD Family 10h processor contains an integrated L3 cache which is dynamically shared between all cores in AMD multi-core processors. The L3 cache is considered a non-inclusive victim cache architecture optimized for multi-core AMD processors. Blocks are allocated into the L3 on L2 victim/copy-backs. Requests that hit in the L3 cache can either leave the data in the L3 cache-if it is likely the data is being accessed by multiple cores-or remove the data from the L3 cache (and place it solely in the L1 cache, creating space for other L2 victim/copy-backs), if it is likely the data is only
gidder ikke finde mere.. Skulle være forklaret godt nu.
#21
#20
hvad ved jeg. jeg ved bare at du snakker meget, og ikke er så god til at komme med konkrete beviser til dine påstande. Derfor tillader jeg mig at tvivle på dig. og du så var IT- over-superingeniør.
hvad ved jeg. jeg ved bare at du snakker meget, og ikke er så god til at komme med konkrete beviser til dine påstande. Derfor tillader jeg mig at tvivle på dig. og du så var IT- over-superingeniør.
#22
#21 Jeg mener bare det er forkert at sige folk imod, bare for at sige dem imod - Man skulle helst ha' en ide om den man siger imod er galt på den først, ellers er det jo mere en provokasion - Jeg tager det ikke som provokasion, jeg synes bare det er irriterende og jeg er ikke ingeniør, det er bare den eneste uddannelse i danmark, hvor jeg kan forestille mig de kommer ind på hardware, ud over at lære at kende forskel på en nordbro og sydbro....
#23
-> Dnomi
Hvorfor er det, helt præcist, du mener, at X2'eren ikke er en "ægte" dual-core?
Hvorfor er det, helt præcist, du mener, at X2'eren ikke er en "ægte" dual-core?
#24
Er der to kerner i samme bundkort, i samme socket, er det i mine øjne en "dual-core". 🙂
#25
#23 Ja athlon x2 er en dual core, men den kan ikke overføre hurtigt direkte mellem kernerne lige som pentium D heller ikke kan. Core2duo og phenom kan.
Som jeg skrev i #3: 'Athlon x2 er en ældre teknologi, hvor der sidder 2 seperate kerner i, Ligesom i Pentium D. Derfor AMD har udviklet den nye phenom serie som snart fåes som trible core og quad core'
Med 2 seperate kerner mener jeg CPU'en ikke kan overføre støre mængder data, direkte mellem kernerne, uden at gøre brug af bussen på bundkortet. Jeg er uden mærket klar over at athlon x2 har to kerner som sidder sammen i et, men det betyder ikke der er en desideret databus imellem dem og en delt cache til formålet.
Det der kendetegner muligheden for interne store overførsler mellem ondie kernerne, er den delte cache på en cpu. Se evt. #20
Som jeg skrev i #3: 'Athlon x2 er en ældre teknologi, hvor der sidder 2 seperate kerner i, Ligesom i Pentium D. Derfor AMD har udviklet den nye phenom serie som snart fåes som trible core og quad core'
Med 2 seperate kerner mener jeg CPU'en ikke kan overføre støre mængder data, direkte mellem kernerne, uden at gøre brug af bussen på bundkortet. Jeg er uden mærket klar over at athlon x2 har to kerner som sidder sammen i et, men det betyder ikke der er en desideret databus imellem dem og en delt cache til formålet.
Det der kendetegner muligheden for interne store overførsler mellem ondie kernerne, er den delte cache på en cpu. Se evt. #20
#26
-> #25
Hvad er 'System Request Interface' og 'Crossbar'en' så til for? 🙂
Hvad er 'System Request Interface' og 'Crossbar'en' så til for? 🙂
#27
#25 Crossbaren fungere ved at sende data mellem de forskellige dele af en CPU kerne ikke nødvendigvis mellem kernerne. det er en slags 'switch' om du vil. Som du sikkert nu kan forstå kan en Crossbar ikke overføre data mellem kernerne, uden der er en databus imellem dem.
#28
... så er jeg slet ikke med.
#29
I en pentium D og i athlon x2 exsistere der ikke en bus med en båndbrede, som kan bruges til overførsel af data imellem kernerne - Derfor hvis der skal overførs data er det eneste crossbaren kan gøre i de 2 CPU'er er at hjælpe data vidre ned til bundkortet, for at data så skal kunne sendes tilbage til core nr. 2
#30
-> #29
Det har en Core 2 Duo jo heller ikke...
Det har en Core 2 Duo jo heller ikke...
#31
#30 Jo i form af en delt L2 cache, ligesom en phenom har det i dens delte L3 cache:) og core2quad er en slagt 'hybrid' som har 2 core2duo CPU'er i et hylster - Derfor er core2quad halvt af hver.
#32
-> #31
Bare fordi de dynamisk kan dele cachen medfører jo ikke automatisk, at de kan kommunikere igennem den. Det er jo netop den eneste anke ved Core 2 arkitekturen. At kernerne skal snakke sammen via chipsættet. Det gør en X2'er ikke.
Hver gang en Core 2 duo skal sende data fra Core 0 til Core 1, så skal dataene omkring systembussen. De skal de ikke på X2'eren, takket været crossbaren, hvor de to kerner kan kommunikere sammen, med fuld hastighed. Dog, så har de opdelt sekundær lagerplads hvilket ikke giver en så god udnyttelse af cachen. Det er jo så, omvendt, netop fordelen ved Core 2 arkitekturen.
I den dokumentation du linker til, står det hele forklaret, og man behøver skam ikke at være ingeniør for at forstå det. Det virker jo til, at du har en god teknisk forståelse af tingene, så jeg tror ikke det vil være det store problem at forstå hvad de skriver.
Der er godt nok nogle områder der kan være lidt svære, men det overordnede billede er ikke så svært. Hypertransport-delen står for den "globale" kommunikation med resten af systemet, hvor den anden side, står for lokal kommunikation. Med mindre det er nødvendigt, så føres data ikke fra die'n og ned til bundkortet. Crossbar-funktionen står netop for den del. Det er korrekt, at det ikke nødvendigvis er 100 % af al kommunikation der foregår dér, men det er jo heller ikke alle data der skal fra Core 0 til Core 1. Ellers ville al data jo blot stå at pende imellem de to kerner og vi ville miste enorme mængder ydelse 🙂
Bare fordi de dynamisk kan dele cachen medfører jo ikke automatisk, at de kan kommunikere igennem den. Det er jo netop den eneste anke ved Core 2 arkitekturen. At kernerne skal snakke sammen via chipsættet. Det gør en X2'er ikke.
Hver gang en Core 2 duo skal sende data fra Core 0 til Core 1, så skal dataene omkring systembussen. De skal de ikke på X2'eren, takket været crossbaren, hvor de to kerner kan kommunikere sammen, med fuld hastighed. Dog, så har de opdelt sekundær lagerplads hvilket ikke giver en så god udnyttelse af cachen. Det er jo så, omvendt, netop fordelen ved Core 2 arkitekturen.
I den dokumentation du linker til, står det hele forklaret, og man behøver skam ikke at være ingeniør for at forstå det. Det virker jo til, at du har en god teknisk forståelse af tingene, så jeg tror ikke det vil være det store problem at forstå hvad de skriver.
Der er godt nok nogle områder der kan være lidt svære, men det overordnede billede er ikke så svært. Hypertransport-delen står for den "globale" kommunikation med resten af systemet, hvor den anden side, står for lokal kommunikation. Med mindre det er nødvendigt, så føres data ikke fra die'n og ned til bundkortet. Crossbar-funktionen står netop for den del. Det er korrekt, at det ikke nødvendigvis er 100 % af al kommunikation der foregår dér, men det er jo heller ikke alle data der skal fra Core 0 til Core 1. Ellers ville al data jo blot stå at pende imellem de to kerner og vi ville miste enorme mængder ydelse 🙂
#33
#32 du tager fejl.. det er omvent. Hvad tror du TLB'en laver? Der er en grund til at core2duo og phenom har en TLB og at athlon x2 ikke har.
Og jeg ved godt det er simpelt det jeg forklare, det ændre ikke på folk siger mig imod, uden at vide hvad de snakker om. og så kunne en it-ingeniør uddannelse, formodentlig forklare nogle grundliggende ting omkring hvordan cpu'en arbejder, så jeg er fri for den slags diskusioner, hvor jeg udenmærket ved jeg har ret - men at blive tvunget på den måde, til at skulle bruge tid på at forklare sådannet nogle simple ting er da ikke fedt..
Hvis der er noget folk ikke ved noget om, så kan de da bare spørge, jeg forklare gerne normale spørgsmål - men at begynde at sige folk imod, uden at ha' viden er da ikke vidre smart..
EDIT: fejl! TLB'en kan også bruges til andre formål, og sidder derfor i mange CPU'er.
Og jeg ved godt det er simpelt det jeg forklare, det ændre ikke på folk siger mig imod, uden at vide hvad de snakker om. og så kunne en it-ingeniør uddannelse, formodentlig forklare nogle grundliggende ting omkring hvordan cpu'en arbejder, så jeg er fri for den slags diskusioner, hvor jeg udenmærket ved jeg har ret - men at blive tvunget på den måde, til at skulle bruge tid på at forklare sådannet nogle simple ting er da ikke fedt..
Hvis der er noget folk ikke ved noget om, så kan de da bare spørge, jeg forklare gerne normale spørgsmål - men at begynde at sige folk imod, uden at ha' viden er da ikke vidre smart..
EDIT: fejl! TLB'en kan også bruges til andre formål, og sidder derfor i mange CPU'er.
#34
#33 Ja du må sgu undskylde jeg "råbte" lidt til morgen.Det var tidligt.
Men jeg mener stadig hvad jeg sagde,De links du har smidt beviser da NADA.
Så er opteron måske heller ikke en ægte dualcore eller hvad???
http://www.amd.com/us-en/Corpo...
For øvrigt sidder der da IKKE 2 kerner på samme DIE i en pentium D. Hvor har du hørt det.
Fra WIKI http://en.wikipedia.org/wiki/P...
The Pentium D[2] brand refers to two series of dual-core 64-bit x86 processors with the NetBurst microarchitecture. Each CPU comprised two single-core dies (CPUs) - next to each other - in one Multi-Chip Module package.
Det gør der derimod på X2. Så de er jo OVERHOVEDET ikke ens.
Fuck du er langt ude,Undskyld mit sprog men gu' har X2 da en TLP Fra Wiki (igen)
The main benefit of dual-core processors like the X2 is their ability to process more software threads at the same time. The ability of processors to execute multiple threads simultaneously is called thread-level parallelism (TLP). By placing two cores on the same die, the X2 effectively doubles the TLP over a single-core Athlon 64 of the same speed.
http://en.wikipedia.org/wiki/A...
Du bliver nød til at få styr på dit shit.
Men jeg mener stadig hvad jeg sagde,De links du har smidt beviser da NADA.
Så er opteron måske heller ikke en ægte dualcore eller hvad???
http://www.amd.com/us-en/Corpo...
For øvrigt sidder der da IKKE 2 kerner på samme DIE i en pentium D. Hvor har du hørt det.
Fra WIKI http://en.wikipedia.org/wiki/P...
The Pentium D[2] brand refers to two series of dual-core 64-bit x86 processors with the NetBurst microarchitecture. Each CPU comprised two single-core dies (CPUs) - next to each other - in one Multi-Chip Module package.
Det gør der derimod på X2. Så de er jo OVERHOVEDET ikke ens.
Fuck du er langt ude,Undskyld mit sprog men gu' har X2 da en TLP Fra Wiki (igen)
The main benefit of dual-core processors like the X2 is their ability to process more software threads at the same time. The ability of processors to execute multiple threads simultaneously is called thread-level parallelism (TLP). By placing two cores on the same die, the X2 effectively doubles the TLP over a single-core Athlon 64 of the same speed.
http://en.wikipedia.org/wiki/A...
Du bliver nød til at få styr på dit shit.
#35
#34 Det er så ok, prøv at læse 'alt det lort' jeg har skrævet, der står det hele forklaret og i et af linksne er vist et billede af opbygningen af en phenom og det beviser det skam, lige som noget af texten beskriver det så præsist at det ikke kan misforståes: 'The AMD Family 10h processor contains an integrated L3 cache which is dynamically shared between all cores in AMD multi-core processors.'
Hvis du mener en ægte dual core er en cpu med 2 kerner - Så er athlon x2 en ægte dual core, men mener du at en 'ægte' dual core kan overføre direkte fra core til core, så er athlon x2 ikke en 'ægte' dual core.
De gamle opteron er samme cpu som athlon x2.
nogen kalder også en dual core 'ægte', hvis de to kerner sidder sammen i et - men det betyder jo ikke at de kan arbejde sammen, uden brug af bundkortet.
Hvis du mener en ægte dual core er en cpu med 2 kerner - Så er athlon x2 en ægte dual core, men mener du at en 'ægte' dual core kan overføre direkte fra core til core, så er athlon x2 ikke en 'ægte' dual core.
De gamle opteron er samme cpu som athlon x2.
nogen kalder også en dual core 'ægte', hvis de to kerner sidder sammen i et - men det betyder jo ikke at de kan arbejde sammen, uden brug af bundkortet.
#36
SUK. Jeg kan sgu ikke tage dig alvorligt mere dnomi,Før var dit argument at det var TLP'en på core2duo og phenom der gjorde forskellen.
Har du ikke læst mine links eller hvad??
X2 har sgu da også TLP,men du påstod noget andet.
Tror da nærmerer det bare er dig der får nogle mærkelige teorier inde i dit hoved,og så er virkeligheden bare sådan.
.Og når du kan påstå at pentium D og X2 var lavet på samme måde,så falder alle dine argumenter da ligesom lidt sammen.
Ok du får ret alle producenterne og wiki og alle vi andre får fred.
Har du ikke læst mine links eller hvad??
X2 har sgu da også TLP,men du påstod noget andet.
Tror da nærmerer det bare er dig der får nogle mærkelige teorier inde i dit hoved,og så er virkeligheden bare sådan.
.Og når du kan påstå at pentium D og X2 var lavet på samme måde,så falder alle dine argumenter da ligesom lidt sammen.
Ok du får ret alle producenterne og wiki og alle vi andre får fred.
#37
#36 Ikke TLP, det er noget andet.
http://en.wikipedia.org/wiki/T...
Læs om det før du snakker. Og jeg er ligeglad med om du tager mig alvorligt, bare du ikke lyver for at få din vilje og giver falske oplysninger til folk, så siger jeg dig selvfølge imod, hvis det er noget jeg ved noget om. Husk der er jo mange mennesker der læser her inde, og de er tit blevet vildledt af den simple årsag, at mange menesker i danmark har et særligt dårligt kendskab til hardware, der findes jo ingen steder folk rigtigt kan lære om hardware i danmark.
Hvis du fulgte med i diskusionerne ville du opdage der har været ballade om en fejl i phenoms TLB, Core2duo har samme type TLB, og nøjagtigt samme fejl har core2duo i dens TLB. i de to cpu'er bruges tlb'en i forbindelse med der sendes data mellem L3 og L2, på core2duo er det så L1 og L2. altså mellem en seperat kerne og en fælles cache, dens næmere funktion vil jeg ikke skrive om, for det ved jeg ikke nok om - det bliver bare volapyk..
http://en.wikipedia.org/wiki/T...
Læs om det før du snakker. Og jeg er ligeglad med om du tager mig alvorligt, bare du ikke lyver for at få din vilje og giver falske oplysninger til folk, så siger jeg dig selvfølge imod, hvis det er noget jeg ved noget om. Husk der er jo mange mennesker der læser her inde, og de er tit blevet vildledt af den simple årsag, at mange menesker i danmark har et særligt dårligt kendskab til hardware, der findes jo ingen steder folk rigtigt kan lære om hardware i danmark.
Hvis du fulgte med i diskusionerne ville du opdage der har været ballade om en fejl i phenoms TLB, Core2duo har samme type TLB, og nøjagtigt samme fejl har core2duo i dens TLB. i de to cpu'er bruges tlb'en i forbindelse med der sendes data mellem L3 og L2, på core2duo er det så L1 og L2. altså mellem en seperat kerne og en fælles cache, dens næmere funktion vil jeg ikke skrive om, for det ved jeg ikke nok om - det bliver bare volapyk..
#38
Dnomi Dnomi Dnomi...
Hver CPU-kerne på A64 X2 har sin egen execution-del og egen L2 cache. Men kernerne deler den indbyggede memory-controller, Ligeledes deler de også tilgangen til Hyper-Transport bussen. På samme måde er Phenom lavet, blot med en fælles L3 cache. :yes:
Pentium D og a64 X2 er derfor ikke sammenlignelig. Men som altid, super du bliver ved for, at få det sidste ord...
->#36
Enig 😕
Hver CPU-kerne på A64 X2 har sin egen execution-del og egen L2 cache. Men kernerne deler den indbyggede memory-controller, Ligeledes deler de også tilgangen til Hyper-Transport bussen. På samme måde er Phenom lavet, blot med en fælles L3 cache. :yes:
Pentium D og a64 X2 er derfor ikke sammenlignelig. Men som altid, super du bliver ved for, at få det sidste ord...
->#36
Enig 😕
#39
Dnomi har du hørt udtrykket skyklapper eller eventuelt benægtigelse 🤣
#40
#39
lidt som med Holocaust 🙂
lidt som med Holocaust 🙂
#41
Jep.. Fandt lige det her for øvrigt på Wiki:
Ang TLB(undskyld dnomi,jeg skrev forkert før,tør godt indrømme fejl)
A Translation lookaside buffer (TLB) is a CPU cache that is used by memory management hardware to improve the speed of virtual address translation. All current desktop and server processors (such as x86) use a TLB.
Og igen for kong hans: All current desktop and server processors (such as x86) use a TLB. Så det er vist ikke kun core2duo og phenom. Eller hvad Dnomi??
Ang TLB(undskyld dnomi,jeg skrev forkert før,tør godt indrømme fejl)
A Translation lookaside buffer (TLB) is a CPU cache that is used by memory management hardware to improve the speed of virtual address translation. All current desktop and server processors (such as x86) use a TLB.
Og igen for kong hans: All current desktop and server processors (such as x86) use a TLB. Så det er vist ikke kun core2duo og phenom. Eller hvad Dnomi??
#42
Jeg kalder en cpu med fælles cache for en 'ægte' dual/quad core.
Men ingen tvivl om hvilken cpu'er der har fælles cache og hvilken der ikke har. cachen gør overførsler mellem kernerne meget hurtigere.
http://www.digit-life.com/arti...
Linket viser det i snakker om, og forklare det i snakker om - Men ved hjælp af den fælles cache får kernerne en overførselshastighed der er ca. 4 gange højre for phenom i forehold til athlon x2.
Hvis i ser på en kurve over overførsler mellem kernerne på en pentuim D og en athlon x2 - så vil i se at de er linære og meget ensformige, hvor phenom og især core2duo får et stort 'boost' på grund af den fælles cache.
Det vigtige er at, det giver gennerelt en væsentligt bedre ydelse for den enkelte kerne med fælles cache.
jeg har skrævet at der ikke var en særlig stor bus mellem de to kerner på athlon x2 - den er stor, den er bare ikke særligt hurtig og det sinker en hel del. #41 hvad TLB'en kan bruges til ud over at fordele data til en fælles cache ved jeg ikke, men der er åbenbart flere andvendelses muligheder. Pointen var at jeg antager amd har købt deres TLB fra intel siden deres phenom har samme fejl som core2duo, men det er umuligt at bevise. Men core2duo og phenom kalder jeg for 'ægte' kerner, fordi der ikke en er ret stort tab af den enkelts core's kræfter.
Men ingen tvivl om hvilken cpu'er der har fælles cache og hvilken der ikke har. cachen gør overførsler mellem kernerne meget hurtigere.
http://www.digit-life.com/arti...
Linket viser det i snakker om, og forklare det i snakker om - Men ved hjælp af den fælles cache får kernerne en overførselshastighed der er ca. 4 gange højre for phenom i forehold til athlon x2.
Hvis i ser på en kurve over overførsler mellem kernerne på en pentuim D og en athlon x2 - så vil i se at de er linære og meget ensformige, hvor phenom og især core2duo får et stort 'boost' på grund af den fælles cache.
Det vigtige er at, det giver gennerelt en væsentligt bedre ydelse for den enkelte kerne med fælles cache.
jeg har skrævet at der ikke var en særlig stor bus mellem de to kerner på athlon x2 - den er stor, den er bare ikke særligt hurtig og det sinker en hel del. #41 hvad TLB'en kan bruges til ud over at fordele data til en fælles cache ved jeg ikke, men der er åbenbart flere andvendelses muligheder. Pointen var at jeg antager amd har købt deres TLB fra intel siden deres phenom har samme fejl som core2duo, men det er umuligt at bevise. Men core2duo og phenom kalder jeg for 'ægte' kerner, fordi der ikke en er ret stort tab af den enkelts core's kræfter.
#43
Her er lidt taget fra x-bit labs
Athlon 64 X2 Architecture
I would like to point out that the implementation of dual-core design in AMD processors is different from what we have seen by Intel. Although Athlon 64 X2 is actually a combination of two Athlon 64 processors in a single piece of silicon, the way these cores communicate in a dual-core solution from AMD differs from what Intel offered in its Pentium D and Pentium Extreme Edition.
The thing is that Intel simply placed two Prescott cores into a single chip. In this case, the CPU has no special mechanisms for communication between the cores. In other words, the Smithfield cores communicate (to solve the cache coherency problems, for instance) via a system bus, just like the two CPUs in dual-processor Xeon based systems. As a result, the system bus is also shared by the processor cores when they work with the memory, which leads to higher latencies when both cores have to address the system memory.
AMD engineers kept in mind the future dual-core designs when they started working on the AMD64 architecture already. Therefore, dual-core Athlon 64 X2 processors managed to avoid a few bottlenecks. Firstly, far not all the resources are duplicated in the new AMD processors. Although each of the two Athlon 64 X2 cores features its own set of execution units and individual L2 cache memory, the memory controller and the Hyper-Transport controller are the same for both cores. The two cores communicate with the shared resources via the special Crossbar-switch and System Request Queue. The communication between the cores is organized on the same level that is why cache coherency issues can be resolved without loading the system bus and the memory bus.
http://www.xbitlabs.com/articl...
Athlon 64 X2 Architecture
I would like to point out that the implementation of dual-core design in AMD processors is different from what we have seen by Intel. Although Athlon 64 X2 is actually a combination of two Athlon 64 processors in a single piece of silicon, the way these cores communicate in a dual-core solution from AMD differs from what Intel offered in its Pentium D and Pentium Extreme Edition.
The thing is that Intel simply placed two Prescott cores into a single chip. In this case, the CPU has no special mechanisms for communication between the cores. In other words, the Smithfield cores communicate (to solve the cache coherency problems, for instance) via a system bus, just like the two CPUs in dual-processor Xeon based systems. As a result, the system bus is also shared by the processor cores when they work with the memory, which leads to higher latencies when both cores have to address the system memory.
AMD engineers kept in mind the future dual-core designs when they started working on the AMD64 architecture already. Therefore, dual-core Athlon 64 X2 processors managed to avoid a few bottlenecks. Firstly, far not all the resources are duplicated in the new AMD processors. Although each of the two Athlon 64 X2 cores features its own set of execution units and individual L2 cache memory, the memory controller and the Hyper-Transport controller are the same for both cores. The two cores communicate with the shared resources via the special Crossbar-switch and System Request Queue. The communication between the cores is organized on the same level that is why cache coherency issues can be resolved without loading the system bus and the memory bus.
http://www.xbitlabs.com/articl...
#44
#43 ja men det ændre jo ikke på pentium D og athlon x2 overføre med en jævn lav overførsels hastighed mellem kernerne, i forhold til den nye generation af cpu'er phenom og core2duo som bruger en fælles cache hvor de kan overføre data hurtigt.
Som sagt 'burst raten' for phenom er ca. flere gange højere mellem kernerne end en athlon x2.
Athlon x2 kan overføre mellem kernerne, men hvad hjælper det hvis det er lige så hurtigt at gøre det via bundkortet?
Jeg kan sætte tal på Athlon x2, som overføre mellem kernerne med en hastighed af ca. 2gb/sek hvor en kerne overføre med op til 10gb/sek til DDR2 rammen.
Core2duo og Phenoms burst rate ligger på op til 8gb/sek mellem kernerne, på grund af den delte cache.
Som sagt 'burst raten' for phenom er ca. flere gange højere mellem kernerne end en athlon x2.
Athlon x2 kan overføre mellem kernerne, men hvad hjælper det hvis det er lige så hurtigt at gøre det via bundkortet?
Jeg kan sætte tal på Athlon x2, som overføre mellem kernerne med en hastighed af ca. 2gb/sek hvor en kerne overføre med op til 10gb/sek til DDR2 rammen.
Core2duo og Phenoms burst rate ligger på op til 8gb/sek mellem kernerne, på grund af den delte cache.
#45
-> #44
Så det du siger er, at en X2'er er en "ægte" dual-core. Men forskellen fra den og en Core 2 er blot den interne kommunikationshastighed?
Så det du siger er, at en X2'er er en "ægte" dual-core. Men forskellen fra den og en Core 2 er blot den interne kommunikationshastighed?
#46
#45 jeg kalder phenom og core2duo 'ægte' på grund af den delte cache og det er ikke sikkert det er hvad i andre kalder for ægte.
Som du kan se er overførselen mellem hver core langt hurtigere når der er en delt cache - det er det der er pointen.
Næste spørgsmål er vel hvad vi kan bruge det til - Det er en af de ting der er med til at bestemme hvor stort hastigheds tab der er ved brug af flere kerner.
Som du kan se er overførselen mellem hver core langt hurtigere når der er en delt cache - det er det der er pointen.
Næste spørgsmål er vel hvad vi kan bruge det til - Det er en af de ting der er med til at bestemme hvor stort hastigheds tab der er ved brug af flere kerner.
#47
-> #46
Ok... Så tror jeg, at jeg er ved at fatte det.
X2 - opdelt cache
Phenom - fælles cache
Core 2 Duo - fælles cache
Core 2 Quad - opdelt fælles cache (2 die's)
Så, i "teorien", burde Phenom'en være hurtigere end en Core 2 Quad, pga. den fælles cache?
Ok... Så tror jeg, at jeg er ved at fatte det.
X2 - opdelt cache
Phenom - fælles cache
Core 2 Duo - fælles cache
Core 2 Quad - opdelt fælles cache (2 die's)
Så, i "teorien", burde Phenom'en være hurtigere end en Core 2 Quad, pga. den fælles cache?
#48
#47 Det handlede nu ikke om hastighed, jeg ville bare forklare nogle foreskelle som er ret vigtige for hvordan cpu'erne arbejder. Så det handlede ikke om phenom:)
Puha.. sikke en ballade for så lidt🤡
Puha.. sikke en ballade for så lidt🤡
#49
-> #48
Jeg forsøger stadigvæk at forstå hvad det hele handler om. Den dokumentation du linkede til, i forhold til hvad du skriver, simplificerede det ikke just for mig 😳
Jeg forsøger stadigvæk at forstå hvad det hele handler om. Den dokumentation du linkede til, i forhold til hvad du skriver, simplificerede det ikke just for mig 😳
#50
#49 Tror jeg gerne, men jeg synes begræbet ægte og uægte dual core er rigeligt kompliseret i sig selv.. jeg kender ikke til en standart der fortæller hvad der er 'ægte'
I bund og grund handlede det om jeg sammenlignede opbygningen af pentium D med athlon x2 på grund af den seperate cache og på grund af de begge har en jævn lav overførselshastighed mellem kernerne.
Og så fik jeg at vide jeg ikke kunne sammenligne dem, men på grundlag af min sammenligning havde udgangspunkt i fælles cache og den exstra ydelse som fælles cache åbner for, så synes jeg det var på sin plads at sammenligne dem, selvom de selvfølge er forskellige.. Og jeg kæmper gerne for mig sag hehe... Bare se hvor meget der er skrævet:oP
I bund og grund handlede det om jeg sammenlignede opbygningen af pentium D med athlon x2 på grund af den seperate cache og på grund af de begge har en jævn lav overførselshastighed mellem kernerne.
Og så fik jeg at vide jeg ikke kunne sammenligne dem, men på grundlag af min sammenligning havde udgangspunkt i fælles cache og den exstra ydelse som fælles cache åbner for, så synes jeg det var på sin plads at sammenligne dem, selvom de selvfølge er forskellige.. Og jeg kæmper gerne for mig sag hehe... Bare se hvor meget der er skrævet:oP
#51
-> #50
Så vidt jeg har forstået. Så har både X2'eren og Pentium D opdelt L2 cache. Men X2'eren L2 cache snakker sammen via Crossbaren hvor Pentium D'erens snakker sammen via nordbroen.
Er jeg galt på den?
Så vidt jeg har forstået. Så har både X2'eren og Pentium D opdelt L2 cache. Men X2'eren L2 cache snakker sammen via Crossbaren hvor Pentium D'erens snakker sammen via nordbroen.
Er jeg galt på den?
#52
#51 Ærligt jeg er ved at være træt, men det lydder rigtigt:)
Dog er jeg ikke sikker på det kan betale sig hastighedsmæssigt kun at snakke sammen via crossbaren, da athlon x2 kan overføre med 10gb/sek til rammen og kun 2gb/sek direkte til den anden kerne - Så det kommer nok anden på hvor meget der skal snakkes og hvor store sætningerne er:)
Dog er jeg ikke sikker på det kan betale sig hastighedsmæssigt kun at snakke sammen via crossbaren, da athlon x2 kan overføre med 10gb/sek til rammen og kun 2gb/sek direkte til den anden kerne - Så det kommer nok anden på hvor meget der skal snakkes og hvor store sætningerne er:)
kalder alle dualcore cpu'er for "Ægte"
tror næppe der har siddet en kineser og lavet den ene kerne i papmaché 🤣
tror næppe der har siddet en kineser og lavet den ene kerne i papmaché 🤣
#54
#52Ok. Det vil altså sige at det med at den ikke er ægte dual core er sådan set ikke noget du kan fører bevis for,det er bare noget Du mener.De vil sige at selvom at AMD's teknikerer fortalte dig det ville di stadig sige til dem at det er den IKKE,for DU har en helt anden opfattelse af hvad en ægte dualcore er 🙂
Jamen så kan jeg jo egentlig også bare linke til nogle datasheets og så komme med nogen forklaringer,så kan jeg jo argumenterer for alt.
Så ok,vi må da nok indse at vi ikke bliver enige om hvad der er ægte dual-core eller ej,men det er da en meget god kamp 😛
Og hvis jeg skriver lidt med stort engang imellem skal du ikke tage dig af det. Jeg bliver bare "dedikeret" engang imellem.
Nå men anyway det der med at x2 overfører med 10 gb/s
Up to 12.8GB/s memory bandwidth
HyperTransportT technology for high speed I/O communication
One 16-bit link up to 2000MHz
Up to 8GB/s HyperTransportT I/O bandwidth
Up to 20.8GB/s total delivered processor-to-system bandwidth (HyperTransport bus + memory bus)
og når du skriver 2gb/s DIREKTE til den anden kerne,er det så noget hevet ud af den blå luft eller hvor har du det fra og hvad mener du med DIREKTE 😛 .
Jamen så kan jeg jo egentlig også bare linke til nogle datasheets og så komme med nogen forklaringer,så kan jeg jo argumenterer for alt.
Så ok,vi må da nok indse at vi ikke bliver enige om hvad der er ægte dual-core eller ej,men det er da en meget god kamp 😛
Og hvis jeg skriver lidt med stort engang imellem skal du ikke tage dig af det. Jeg bliver bare "dedikeret" engang imellem.
Nå men anyway det der med at x2 overfører med 10 gb/s
Up to 12.8GB/s memory bandwidth
HyperTransportT technology for high speed I/O communication
One 16-bit link up to 2000MHz
Up to 8GB/s HyperTransportT I/O bandwidth
Up to 20.8GB/s total delivered processor-to-system bandwidth (HyperTransport bus + memory bus)
og når du skriver 2gb/s DIREKTE til den anden kerne,er det så noget hevet ud af den blå luft eller hvor har du det fra og hvad mener du med DIREKTE 😛 .
#55
#54 Jeps, med det grundlag at de cpu'er jeg kalder for 'ægte' kan ydnytte alle kernerne tæt på 100% og ikke 'kun' 70%.
Men som jeg skræv tidligere #35, det kommer anden på hvad folk kalder en 'ægte' - for nogen vil sig at en Pentium D og core2quad er ægte, andre mener at en athlon x2 er 'ægte' forde de to kerner er samlet, det er mange meninger om det og desværre er der ikke en 'standart' for hvad man kalder 'ægte', det ville kunne fjerne nogle misforståelser.
Jeg bliver lige så dedikeret og stædig, så stædig at jeg helt glemte at crossbaren kan overføre fra kerne til kerne, selvom det ikke går lyn hurtigt, så er det stadigt med til at forbedre effiktiviteten:)
Jeg har det fra sisoft sandre test, den der hedder multicore efficienty, den måler på interne overførsler og giver en ide om hastigheden mellem de enkelte kerner:)
Men som jeg skræv tidligere #35, det kommer anden på hvad folk kalder en 'ægte' - for nogen vil sig at en Pentium D og core2quad er ægte, andre mener at en athlon x2 er 'ægte' forde de to kerner er samlet, det er mange meninger om det og desværre er der ikke en 'standart' for hvad man kalder 'ægte', det ville kunne fjerne nogle misforståelser.
Jeg bliver lige så dedikeret og stædig, så stædig at jeg helt glemte at crossbaren kan overføre fra kerne til kerne, selvom det ikke går lyn hurtigt, så er det stadigt med til at forbedre effiktiviteten:)
Jeg har det fra sisoft sandre test, den der hedder multicore efficienty, den måler på interne overførsler og giver en ide om hastigheden mellem de enkelte kerner:)
#56
#55 er det ikke også noget med at en ægte quad / duel core skal have hver deres egen cache? så de feks ikke deler 12mb cache = 2x6mb. eller er jeg helt på lars tynd skids mark nu?... bare en tanke... ved ikke om det er sådan idag, hvordan frem og tilbage... 🤡
#57
#56
en intel core 2 duo med 12mb cache har som du ved 2 cors
med hver sin egen 6mb cache det smarte er så at hvis den ene core ikke bruger sin kan den anden cors bruge af den ret smart.
en intel core 2 duo med 12mb cache har som du ved 2 cors
med hver sin egen 6mb cache det smarte er så at hvis den ene core ikke bruger sin kan den anden cors bruge af den ret smart.
#58
Det skal lige siges at Alpha CPU var den første med indbygget mem controller og hypertransport bus.
Så når Intel går over til indbygget mem controller og deres egen udgave af hypertransport bus. Så er det ikke AMD de kopier, men Alpha CPU. Som Intel sjovt nok ejer alle rettighederne til alligevel siden 2001 hvor Compaq solgte dem til Intel. Intel har så underlagt sig en aftale om at de skal supporter og producer Alpha CPU ind til 2012 så længe der er efterspørgelse på disse CPU.
Men at de første begynder at bruge af den teknologi de har ejeret siden 2001 er lidt til grind. Men sjovt nok er hoved designeren for AMD som stod for AMD 64 og alle CPU'er frem også manden bag Alpha CPU hehe. Så det går lidt i ring det her med hvem der har det bedste desgin osv. Men det er sjovt at se at teknologien for Alpha CPU'en lever op igen i x86 CPU'erne. For at give et lille billede af hvor Alpha CPU'en stod i forhold til Intel i sin tid kan det siges at da Intel Pentium 3 1000 MHz kom kunne en Alpha CPU på 866 MHz stadig yde 3x så hurtigt som 1000 MHz Pentium 3 CPU'en. Så der var smæk på Alpha CPU i sin tid.
Så når Intel går over til indbygget mem controller og deres egen udgave af hypertransport bus. Så er det ikke AMD de kopier, men Alpha CPU. Som Intel sjovt nok ejer alle rettighederne til alligevel siden 2001 hvor Compaq solgte dem til Intel. Intel har så underlagt sig en aftale om at de skal supporter og producer Alpha CPU ind til 2012 så længe der er efterspørgelse på disse CPU.
Men at de første begynder at bruge af den teknologi de har ejeret siden 2001 er lidt til grind. Men sjovt nok er hoved designeren for AMD som stod for AMD 64 og alle CPU'er frem også manden bag Alpha CPU hehe. Så det går lidt i ring det her med hvem der har det bedste desgin osv. Men det er sjovt at se at teknologien for Alpha CPU'en lever op igen i x86 CPU'erne. For at give et lille billede af hvor Alpha CPU'en stod i forhold til Intel i sin tid kan det siges at da Intel Pentium 3 1000 MHz kom kunne en Alpha CPU på 866 MHz stadig yde 3x så hurtigt som 1000 MHz Pentium 3 CPU'en. Så der var smæk på Alpha CPU i sin tid.