"
Transistor count confirms 8MB L3 + 4 x 0.5MB L2
Significant increase in core size from 22mm2 to 29.6 mm2 due to SMT?
Other versions have only half of the I/O cells /circuits at the top
(the original die photo for this drawing had only 1 row)
This particular photo has wiring on top of the megacells which impacts visibility"
Vi ser den L3 cache som AMD også har tyet til, derudover får hver enkelt kerne "kun" ½mb af den lynhurtige L2 cache. Cache plejer at være det der hiver effekforbruget i vejret, så bliver spændende at se hvordan det kommer til at udarte sig når vi nok kommer til at se bl.a. 12mb L3 cache senere.
Vi kan vel ikke andet end glæde os ? Dailytech kommer med et par gode bud på en evt. launch datering.
Link:
http://forums.vr-zone.com/showthread.php?t=193358
http://www.dailytech.com/Nehalem+Tapedout+and+Running+Windows/article8927.htm